EASii IC est une Design House ASIC, un Centre de Design Electronique et une Société de Service en Microélectronique, Electronique et Informatique Embarquée

Depuis 2002, nous intervenons sur du développement de circuits intégrés, de systèmes électroniques, de logiciels dans les domaines de la téléphonie mobile, l’électronique grand public, la sécurité, la domotique, le médical ou encore le spatial.

Nous menons des programmes de recherche aux côtés de nos partenaires industriels, ce qui permet à nos ingénieurs d’apporter leur expertise et de mettre en pratique leur esprit d’innovation.

L’innovation et l’humain constituent l’ADN de notre entreprise et se décline au travers de l’ensemble de nos lignes de produits :

  • Des Circuits de modulation/démodulation DVBS2x pour les box Satellite
  • Des circuits pour de la domotique et Télécom (Drivers d’AC-LED, Li-Fi, …)
  • Des Circuits intégrés haute fiabilité, hautes Températures (-60° à +230°) pour des applications pétrolifères (Produits X-REL).
  • Des produits vidéo (Camera, streamer) qualifiés pour l’aéronautique et la défense (ADiiS)

DESCRIPTIF DU POSTE

Dans le cadre de notre croissance sur de nouveaux marchés, vous ferez partie de notre Design House ASIC et intégrerez l’équipe d’analyse statique de timing (STA).

Vous aurez en charge de (liste non exhaustive) :

  • L’écriture ou l’adaptation des contraintes de timing fonctionnel (SDC) en collaboration avec les designers rtl (internes ou clients/fournisseurs externes).
  • L’écriture ou l’adaptation des contraintes de timing de test (SDC) en collaboration avec l’équipe DFT.
  • L’adaptation hiérarchique des contraintes de timing.
  • L’exécution d’un Handoff sur les contraintes de timing pour les valider et fournir un retour.
  • L’exécution et l’étude des résultats de l’analyse statique de timing.
  • L’analyse de consommation avec des outils comme PrimePower.
  • La création des scripts ECO timing en collaboration avec l’équipe d’implémentation physique.
  • L’analyse de la structure d’arbre d’horloge en collaboration avec l’équipe d’implémentation physique.
  • La génération de modèles timing (liberty files) à différentes étapes du projet (préliminaire, budgétisation, ETM, ILM …).
  • La validation du Signoff timing avant livraison.
  • Vous serez en relation avec l’équipe analogique en cas de design d’IP intégrées dans un top numérique.
  • La définition des marges et des méthodologies de signoff en relation avec les fondeurs.

Le type d’ASIC est varié, vous pourrez intervenir sur des blocs d’interface numérique pour des ASIC mixtes dans des technologies de 180 nm à 65 nm jusqu’à des SOC (+200 mm²) sur des technologies fines (28, 22 et 16 nm).

PROFIL RECHERCHE

Titulaire d’un diplôme d’ingénieur en électronique, ou équivalent, vous justifiez d’une expérience en définition de contraintes de timing, analyse de timing (STA).

Vous avez déjà travaillé avec les outils Cadence, Synopsys, Mentor Graphics.

Vous maitrisez des langages de scripting (csh, tcl, perl, …)

Maîtrise de l’anglais.

Vous êtes apte à travailler dans un environnement technique pointu et dans les technologies avancées, vous appréhendez facilement des problèmes complexes et connaissez bien les étapes d’un flot de conception de circuits intégrés.

La capacité à travailler en équipe est indispensable, tout en faisant preuve d’une bonne autonomie dans les tâches au quotidien.

Vous possédez une méthode de travail rigoureuse ainsi qu’un bon esprit de synthèse et une prise d’initiatives afin de proposer des améliorations.

Téléchargez votre CV ou tout autre fichier pertinent. Taille Max. du fichier : 30 Mo.