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EASii IC est une Design House ASIC, un Centre de Design Electronique et une Société de Service en Microélectronique, Electronique et Informatique Embarquée

Depuis 2002, nous intervenons pour nos clients en Assistance Technique, au Forfait et pour des prestations d’expertise dans le développement de circuits intégrés, de systèmes électroniques, de logiciels dans les domaines de la téléphonie mobile, l’électronique grand public, la sécurité, la domotique ou encore le médical.

Nous menons des programmes de recherche aux côtés de nos partenaires industriels, ce qui permet à nos ingénieurs d’apporter leur expertise et de mettre en pratique leur esprit d’innovation.

L’innovation est au cœur du développement humain et de l’industrie, et tout deux constituent le cœur de notre entreprise. C’est pour cela, que nous avons lancé plusieurs lignes de produits :

  • Des Circuits intégrés haute fiabilité, hautes Températures (-60° à +230°) via X-REL Semiconductor.
  • Des Drivers d’AC-LED.
  • De produits vidéo qualifiés pour l’aéronautique et la défense via ADiiS.

DESCRIPTIF DU POSTE

Dans le cadre de notre développement, nous recherchons un(e) Ingénieur en analyse statique de timing (STA ). Intégré(e) au sein de notre Design House ASIC, vous aurez en charge de (liste non exhaustive) :

  • L’écriture ou l’adaptation des contraintes de timing fonctionnel (SDC) en collaboration avec les designers rtl (internes ou clients/fournisseurs externes).
  • L’écriture ou l’adaptation des contraintes de timing de test (SDC) en collaboration avec l’équipe DFT.
  • L’adaptation hiérarchique des contraintes de timing.
  • L’exécution d’un Handoff sur les contraintes de timing pour les valider et fournir un retour.
  • L’exécution et l’étude des résultats de l’analyse statique de timing.
  • L’analyse de consommation avec des outils comme PrimePower.
  • La création des scripts ECO timing en collaboration avec l’équipe d’implémentation physique.
  • L’analyse de la structure d’arbre d’horloge en collaboration avec l’équipe d’implémentation physique.
  • La génération de modèles timing (liberty files) à différentes étapes du projet (préliminaire, budgétisation, ETM, ILM …).
  • La validation du Signoff timing avant livraison.
  • Vous serez en relation avec l’équipe analogique en cas de design d’IP intégrées dans un top numérique.
  • La définition des marges et des méthodologies de signoff en relation avec les fondeurs.

Le type d’ASIC est varié, vous pourrez intervenir sur des blocs d’interface numérique pour des ASIC mixtes dans des technologies de 180 nm à 65 nm jusqu’à des SOC (+200 mm²) sur des technologies fines (28, 22 et 16 nm).

PROFIL RECHERCHE

Titulaire d’un diplôme d’ingénieur en électronique, ou équivalent, vous justifiez d’une expérience en définition de contraintes de timing, analyse de timing (STA).

Vous avez déjà travaillé avec les outils Cadence, Synopsys, Mentor Graphics.

Vous maitrisez des langages de scripting (csh, tcl, perl, …)

Maîtrise de l’anglais.

Vous êtes apte à travailler dans un environnement technique pointu et dans les technologies avancées, vous appréhendez facilement des problèmes complexes et connaissez bien les étapes d’un flot de conception de circuits intégrés.

La capacité à travailler en équipe est indispensable, tout en faisant preuve d’une bonne autonomie dans les tâches au quotidien.

Vous possédez une méthode de travail rigoureuse ainsi qu’un bon esprit de synthèse et une prise d’initiatives afin de proposer des améliorations.

#Tickets restaurant #RTT #Télétravail possible (3 jours par semaine)


REJOIGNEZ-NOUS

Envoyez votre candidature (Lettre de motivation + CV) à l’adresse : rh@easii-ic.com
Ou postulez ci-dessous.


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